电子产品PCB设计实用经验问答（六）

　　电子产品PCB设计实用经验问答（六）
　　
　　在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB设计中的技巧
　　在设计高速高密度PCB时，串扰（crosstalk interference）确实是要特别注意的，因为它对时序（timing）与信号完整性（signal integrity）有很大的影响。以下提供几个注意的地方：
　　控制走线特性阻抗的连续与匹配。
　　走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
　　选择适当的端接方式。
　　避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
　　利用盲埋孔（blind/buried via）来增加走线面积。但是PCB板的制作成本会增加。
　　在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
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　　现在有哪些PCB设计软件，如何用PROTEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求，如何考虑电路满足抗干扰的要求？ 谢谢
　　我没有使用Protel的经验，以下仅就设计原理来讨论。
　　高频数字电路主要是考虑传输线效应对信号质量与时序（timing）的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴（topology）方式的选择，走线的长度与间距，时钟（或strobe）信号skew的控制等。
　　如果器件已经固定，一般抗干扰的方式是拉大间距或加
　　请问板子设计好，生产出来，DEBUG应从那几个方面着手。
　　就数字电路而言，首先先依序确定三件事情：
　　确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
　　确认所有时钟信号频率都工作正常且信号边缘上没有非单调（non-monotonic）的问题。
　　确认reset信号是否达到规范要求。
　　这些都正常的话，芯片应该要发出第一个周期（cycle）的信号。接下来依照系统运作原理与bus protocol来debug。
　　请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师？谁应该对板级系统的性能负主要责任。谢谢！
　　与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流（returning current）及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
　　谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。