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最低抖动时钟发生器在广播视频领域的应用

时间:2009-09-16 15:46:52点击:

  Si5324器件针对专业广播视频应用最佳化,为业界最低抖动、最高集成度的时钟芯片。Si5324以单一时钟芯片取代传统的多器件视频锁相环(PLL)方案,并提供较竞争方案低80%的极佳抖动性能。Si5324能自2kHz至710MHz范围间的任一输入频率,事实上生成介于2kHz至1.4GHz间的任一输出频率,如此能简化新一代多重速率视频设备的同步过程,使得Si5324成为需进行同步的视频截取、转换、编辑、显示以及分配设备等视频工作的理想之选。
  在广播视频应用中,时钟产生和同步变得日益复杂。同步锁相(genlock)是指将所有的视频设备同步至一共同的同步源,由于所需支持的HD视频格式和帧速率不断增加,因此该处理过程越来越具挑战性。再者,由于业界向高速3G-SDI发展,原有的视频标准已不敷所需,因此必须进一步提升抖动性能,这也为设备制造厂商增添了设计难度。传统的同步锁相方案需使用分立式压控石英晶体振荡器(VCXO)及滤波器件,支持有限的输入/输出频率范围,并需忍受比3G-SDI要求相差许多的抖动性能。
  针对同步锁相应用,Si5342为业界最低抖动的频率发生器,该器件能克服种种挑战,提供5ps pk-pk的抖动性能,绰绰有余地满足现有和包括3G-SDI (SMPTE 424M)在内的新兴视频标准所需。由于符合这些标准后还有大幅余裕,因此抖动预算除分配给时钟发生器外,还能被运用至系统中其它的器件,如此能简化器件的选择和设计。
  Si5324将所有锁相回路器件置入一个高度集成的器件中,免除需要多个锁相环芯片、外部滤波器以及VCXO器件的需求。基于Silicon Labs的专利DSPLL技术,Si5324具备完全集成、数字编程的回路滤波器,可支持介于4至525Hz范围内的回路带宽,以及一个低相位噪声内部VCO。DSPLL技术能让Si5324在提供抖动滤波的同时,还能除去介于回路滤波器和VCXO器件间敏感的噪声进入点,以降低设计复杂度并简化线路布局。任意速率的功能让Si5324能在不进行任何器件变更的情况下,得以生成并同步所有共享的高分辨率视频和音频参考频率,让单一设计可适用于多种应用,并简化设计的再利用(design re-use)。
  正是Silicon Labs的专利DSPLL技术,让Si5324能大幅简化广播视频系统中的分立式时序架构。通过消耗不到整体3G-SDI抖动预算的十分之一,并提供任意速率频率的弹性,Si5324有助客户在一开始时便先驰得点,并针对多重频率应用实现单一芯片的设计,可大幅节省时间、系统成本和资源的耗费。